CV Leloup Xavier

[The link bar feature is not available in this web]

Actuellement en poste chez Arteris « the network on chip compagny » en tant que Solution Architect, je ne suis plus à la recherche d’un poste.

Je suis ingénieur en Microélectronique de 27 ans avec 4 ans d'expérience dans les domaines des télécommunications et des microcontrôleurs PowerPC.

J'ai pu acquérir de l'expérience dans le flow de conception d'un ASIC :

écriture de code

synthèse

vérification

analyse de timing

tel: 0685950150

mail : xavier.leloup

Vous trouverez Mon CV ci-dessous ou bien téléchargez le au format Word "CV"

Expérience Professionnelle

Depuis Avril 2003 Laboratoire d'Essonnes IBM France

Conception d'un Bist pour les bancs de registres du PowerPC 440 a destination d'un client.

	Étude et choix des algorithmes à implémenter
	Écriture du code
	Synthèse et analyse de timing avec les outils Synopsys
	Validation Compétences : Design_compiler, modelsim MTI, verilog

Portage du PowerPC 440 IBM vers des technologies extérieures à l’aide du flow de conception Synopsys

	Développement de scripts de synthèse.
	Validation .
	Preuve formelle .
	Support client.

Compétences : ACS, Design_compiler, Physical_compiler, Formality, Floorplan_compiler, verilog

Décembre 2002 - Mars 2003 Laboratoire IBM Raleigh (Caroline du Nord USA)

Collaboration avec les équipes de développement américaines pour rendre un FPU du PowerPC440 synthétisable en technologie client.

	Modification du code.
	Développement de scripts de synthèse.
	Validation .
	Preuve formelle .
	Support client.

Compétences : Design_compiler, Formality, verilog

Janvier 2002 - Novembre 2002 Laboratoire d'Essonnes IBM France

Conception d'un "compagnon chip" pour les switchs IBM de la famille PRIZMA. Prise en charge de la partie Receiver du circuit. Encadrement d'un stagiaire de dernière année au cours de ce projet.

	Étude de l'architecture.
	Écriture du code.
	Synthèse.
	Mise au point de testcases.
	Validation .

Compétences : simulateur modelsim MTI, Outils de synthèse IBM, outil de timing Einstimer, VHDL

Novembre 2000 - Décembre 2001 Laboratoire d'Essonnes IBM France

Conception d'un trameur pour réseaux SONET/SDH (STM768).

Prise en charge du module de "Redistribution de charge" du trameur.

	Étude de l'architecture avec les Équipe du laboratoire de recherche IBM de Zurich.
	Écriture du code
	Synthèse.
	Validation Compétences : simulateur modelsim MTI, Outils de synthèse IBM, outil de timing Einstimer, VHDL

Simulation globale du trameur.

	Écriture de testcases
	Simulation RTL
	Simulation Gate-Level

Avril 2000 - Octobre 2000 Laboratoire d'Essonnes IBM France

Transfert d'une technologie 0,25µm vers 0,18µm d'un softcore traitant le protocole HDLC

	Synthèse
	Analyse de timing

Projets étudiants

1999 Projet de DESS

Réalisation d'un coprocesseur vidéo implémentant l'algorithme Hadamard

Test sur banc du microcontrôleur AMD2901 réalisé en maîtrise.

1998 Projet de maîtrise

Réalisation d'un microcontrôleur AMD2901

Formation

Université Pierre et Marie Curie Paris 6

1999-2000 DESS Circuit Intégré Système Analogique et Numérique, mention très bien

1998-1999 Maîtrise Électronique Electrotechnique et Automatisme spécialité Microélectronique, mention bien

Compétences

Langues

	Anglais : courant
	Espagnol : scolaire

Langages de programmation

	VHDL,Verilog
	C, TCL, UNIX Shell

Dernière mise a jour 16/08/2006